최근 컴퓨터의 급속한 발달로 사회 각 분야에 걸쳐 컴퓨터 이용자 층은 현저하게 확대되고 컴퓨터 없이는 사회구조의 모든 면에서 원활한 활동과 응용이 곤란하게 되어가고 있다.

또한 국가산업으로서 컴퓨터의 국산화를 위하여 끊임없이 연구하고 있고 특히 컴퓨터 분야 중에서 구조론을 이해하지 않고는 컴퓨터를 공부했다고 할 수 없을 정도로 중요한 부분을 차지하고 있다.
그러나 컴퓨터 구조에 대한 저서나 자료는 상당히 많은데 비하여 컴퓨터에 관심을 갖는 기술자나 학생들이 스스로 공부하기에 적합한 책은 비교적 적은 편이다.

이 책은 컴퓨터 구조학을 공부하기 위하여 어느 정도 기초 지식이 있어야 하는가는 독자들의 수준에 따라 다르기 때문에 뚜렷하게 정할 수는 없지만 너무 광범위한 내용을 설명하다 보면 오히려 흥미가 감소된다는 것도 고려하였다.

이 책은 이러한 요구에 따라 컴퓨터 구조의 기초지식이 부족한 사람들에 대해서도 가능한한 이해하기 쉽도록 구성하려고 노력하였으며 우선 논리회로의 기초와 설계 Neumann형 컴퓨터의 기초부터 병렬 구조까지 구조전반에 걸쳐 될 수 있는 한 많은 표와 그림을 삽입하여 이해하기 쉽도록 간단명료하게 정리하려고 노력하였다. 또한 본문의 내용을 좀더 이해하기 쉽도록 하기 위하여 (See & Think) 부분을 첨가하였다.

정환묵 편저

1. 컴퓨터 시스템 개요

1.1 컴퓨터의 발전 과정과 특징
1.2 컴퓨터 구조의 변천
1.3 컴퓨터의 기본 구성
1.3.1 입출력장치
1.3.2 기억장치
1.3.3 연산장치
1.3.4 제어장치
1.4 CPU 처리과정
1.5 명령어 처리 과정
1.6 아키텍쳐의 정의와 계층구성

2. 데이터의 표현

2.1 데이터 형식
2.2 진수의 변환
2.3 고정 소수점
2.4 부동 소수점
2.5 10진수 표현
2.5.1 BCD 코드(2진화 10진 코드)
2.5.2 10진 데이터 형식
2.5.3 고정 길이 데이터와 가변 길이 데이터
2.5.4 부호와 10진 코드
2.6 비수치적 데이터의 표현
2.6.1 BCD(Binary Coded Decimal) 코드
2.6.2 EBCDIC 코드
2.6.3 ASCII 코드
2.6.4 그레이 코드(Gray Code)
2.6.5 해밍 코드(Hamming code)
2.6.6 데이터 표현이 장단점

3. 논리회로

3.1 논리 함수와 Boole 대수
3.1.1 논리 함수
3.1.2 Boole 대수
3.2 논리 회로의 간소화
3.3 조합 논리 회로
3.3.1 표준형(canonical forms)
3.3.2 적항의 합형(sum of product form)
3.3.3 합항의 적형(product of sum form)
3.3.4 적항의 합의 부정형
3.3.5 exclusive OR
3.4 논리 해석 과정
3.5 순서 회로(sequential circuit)
3.5.1 클럭 펄스
3.5.2 게이트 전파 지연과 타이밍도
3.6 플립플롭(flip-flops)
3.6.1 NOR 게이트로 구성된 SR 래치(Latch)
3.6.2 NAND 게이트로 구성된 RS 래치
3.6.3 RS 플립플롭
3.6.4 JK 플립플롭
3.6.5 D 플립플롭
3.6.6 T 플립플롭
3.6.7 주 종 JK 플립플롭

4. 집적 회로와 디지털 기능

4.1 디지털 집적 회로
4.1.1 집적회로의 발전
4.1.2 집적 회로의 장점
4.1.3 IC칩의 제조과정
4.1.4 레지스터
4.1.5 인코더
4.1.6 디코더(decoder : 복호기)
4.1.7 멀티플렉서(multiplexer : 데이터 선택기 혹은 다중 처리기)
4.2 2진 카운터
4.2.1 병렬 부하를 가진 2진 카운터(binary counter parallel load)
4.2.2 시프트 레지스터(shift register)
4.3 RAM
4.4 ROM

5. 마이크로 동작

5.1 서 론
5.1.1 디지털 시스템의 동작
5.1.2 마이크로 동작의 네 가지 유형
5.1.3 레지스터 정보의 종류
5.2 레지스터간의 전송
5.2.1 병렬 전송
5.2.2 직렬 전송
5.2.3 버스 전송
5.2.4 메모리 전송
5.3 산술 마이크로 동작
5.4 논리 마이크로 동작
5.5 시프트 마이크로 동작
5.6 제어 함수(control function)
5.6.1 타이밍 순서(timing sequence)
5.6.2 타이밍 신호(timing signals)
5.6.3 제어 함수의 발생(generation of control function)
5.6.4 조건 제어문(Conditional control statement)

6. 컴퓨터의 기본 구성

6.1 컴퓨터의 구조
6.2 컴퓨터 명령어 코드
6.3 명령어 코드 형식
6.4 컴퓨터 명령어
6.5 제어 함수의 발생과 타이밍 관계
6.5.1 명령어 인출 사이클(instruction fetch cycle)
6.5.2 간접 사이클(indirect cycle)
6.5.3 컴퓨터 사이클 제어의 순서
6.6 명령의 실행
6.6.1 레지스터 참조 명령
6.6.2 입출력 명령(Input Output Instructions)
6.6.3 인터럽트 사이클

7. 중앙 처리 장치

7.1 프로세서 버스 구조
7.2 산술논리 연산장치(arithmetic logic unit：ALU)
7.2.1 산술연산 회로(arithmetic circuit) 7
7.2.2 논리연산 회로(logic circuit)
7.2.3 산술논리 연산장치 논리 장치(ALU)
7.2.4 시프터(shifter)
7.3 제어 워드(control word)
7.4 스택의 구조(stack organization)
7.5 명령 코드(instruction code)
7.6 번지 지정 방식(addressing mode)
7.7 데이터 전송과 처리
7.7.1 데이터 전송 명령
7.7.2 데이터 처리 명령
7.7.3 프로그램 제어 명령
7.8 프로그램 인터럽트(program interrupt)
7.8.1 인터럽트의 형태(types of interrupt)
7.8.2 외부 인터럽트 처리
7.9 마이크로컴퓨터 구조
7.9.1 마이크로프로세서(microprocessor)
7.9.2 RAM과 ROM
7.9.3 인터페이스 장치(interface unit)
7.9.4 주소 버스(address bus)
7.9.5 데이터 버스(data bus)
7.9.6 버스 버퍼(bus buffer)
7.9.7 제어 신호(control signals)
7.9.8 마이크로프로세서의 예
7.9.9 메모리 사이클(memory cycle)

8. 마이크로프로그램 제어

8.1 서 론
8.2 마이크로프로그램 제어
8.3 마이크로프로그램 순차 처리
8.3.1 마이크로프로그램 순서기(microprogram sequencer)
8.3.2 매크로 동작의 매핑
8.4 마이크로프로그램 예
8.4.1 마이크로명령어(microinstruction)
8.4.2 페치 사이클(fetch cycle)
8.4.3 마이크로프로그램 구현
8.5 마이크로프로그램으로 된 CPU의 조직
8.5.1 매핑 ROM(mapping ROM)
8.5.2 마이크로프로그램된 CPU의 장점

9. 연산 프로세서의 설계

9.1 부호없는 2진수의 비교와 감산
9.1.1 크기 비교기(magnitude comparator)
9.1.2 보수(complemant)
9.1.3 감산(subtraction)
9.2 가산과 감산
9.2.1 장치의 구성
9.2.2 알고리즘
9.3 2진 곱셈
9.3.1 장치의 구성
9.3.2 알고리즘
9.4 프로세서 구성

10. 입력과 출력

10.1 전송 모드
10.2 입 출력 인터페이스
10.2.1 입 출력 버스와 인터페이스 모듈
10.2.2 커맨드의 종류
10.2.3 마이크로프로세서 인터페이스
10.2.4 격리형 대 메모리 맵형 입 출력
10.3 비동기 데이터 전송
10.3.1 스트로브 제어
10.3.2 핸드쉐이킹(handshaking)
10.3.3 비동기 직렬 전송(asynchronous serial transfer)
10.3.4 FIFO 버퍼(first in first out buffer)
10.4 직접 메모리 액세스
10.4.1 DMA 전송의 예
10.4.2 마이크로프로세서의 DMA전송
10.5 우선 순위 인터럽트 327
10.5.1 데이지 체인 우선 순위 인터럽트
10.5.2 병렬 우선 순위 인터럽트
10.5.3 인터럽트 사이클
10.5.4 소프트웨어 루틴
10.5.5 초기와 최종 동작
10.6 입 출력 프로세서(input-output processor)
10.6.1 CPU IOP통신
10.6.2 IOP 동작
10.6.3 IBM 370 I／O 채널
10.7 다중 프로세서 시스템 구성
10.7.1 프로세서의 연결
10.7.2 프로세서간의 통신(interprocessor communication)
10.7.3 버스의 중재(bus arbitration)
10.8 데이터 통신 프로세서

11. 메모리 구조

11.1 메모리 분류
11.2 메모리의 특성
11.3 현재의 메모리 계층 구성
11.4 국부성의 원리
11.5 메모리 계층 구성의 일반원리
11.6 실 기억과 가상 기억
11.7 캐시와 가상 메모리의 유사점과 차이점
11.8 캐시 메모리
11.8.1 캐시 메모리의 기본 구성
11.8.2 캐시 메모리의 기본 동작
11.8.3 블록 치환
11.8.4 기록 방식
11.8.5 하드웨어 구성
11.9 연상 메모리(associative memory)
11.9.1 키 레지스터(key register)
11.9.2 읽기 동작과 기록 동작
11.9.3 연상 프로세서(associative processor)
11.10 가상 메모리(virtual memory)
11.10.1 페이징(paging)
11.10.2 페이징 구현
11.10.3 세그멘테이션(segmentation)
11.10.4 가상 메모리 방식의 장단점

12. 병렬 처리(Parallel Processing)

12.1 Von Neumann 컴퓨터 구조와 병렬 처리 컴퓨터 구조
12.2 병렬 처리의 목적과 효과
12.3 병렬 처리 환경
12.4 Von Neumann 병목 현상
12.5 Flynn에 의한 계산 기구의 분류
12.5.1 SISD(single instruction stream single data stream)
12.5.2 SIMD(single instruction stream multiple data stream)
12.5.3 MISD(multiple instruction stream single data stream)
12.5.4 MIMD(Multiple Instruction Stream Multiple Data stream)
12.6 다중 프로세서 시스템(multiprocessor system)
12.7 상호 연결 네트워크의 분류
12.7.1 동작 모드(operation mode)에 의한 분류
12.7.2 제어 방식(control strategy)에 의한 분류
12.7.3 교환방식(swithching strategy)에 의한 분류
12.7.4 경로기(router)
12.8 상호 연결 네트워크의 위상
12.9 망형 구조(mesh architecture)
12.10 병렬 프로그래밍 환경
12.10.1 병렬 컴파일러(parallel compiler)
12.10.2 병렬 프로그래밍 언어
12.10.3 병렬 알고리즘